===== 05 RC5 TIMER IRQ | BIOS 19951204 System ROM Version 3.0 11/18/96 A
BadVaddr as the group starts: 00000480
Each event: bit 10 before>at the flag, flags (1 target, 2 FFFF), I_STAT bit 6 at once and 16 cycles on
Pulse, repeat, IRQ at target (mode 0258): 1>1 f1 i11 1>1 f1 i11 1>1 f1 i11 1>1 f1 i11 1>1 f1 i11 1>1 f1 i11 1>1 f1 i11 1>0 f1 i11; polls with bit 10 clear 1, I_STAT 400 cycles after the last 0, mode 0658
Pulse, one-shot, IRQ at target (mode 0218): 1>1 f1 i11 1>1 f1 i00 1>1 f1 i00 1>1 f1 i00 1>1 f1 i00 1>1 f1 i00 1>1 f1 i00 1>1 f1 i00; polls with bit 10 clear 0, I_STAT 400 cycles after the last 0, mode 0618
Toggle, repeat, IRQ at target (mode 02D8): 1>1 f1 i11 0>1 f1 i00 1>1 f1 i11 0>1 f1 i00 1>0 f1 i11 0>1 f1 i00 1>0 f1 i11 0>0 f1 i00; polls with bit 10 clear 267, I_STAT 400 cycles after the last 0, mode 06D8
Toggle, one-shot, IRQ at target (mode 0298): 1>1 f1 i11 0>0 f1 i00 0>0 f1 i00 0>0 f1 i00 0>0 f1 i00 0>0 f1 i00 0>0 f1 i00 0>0 f1 i00; polls with bit 10 clear 469, I_STAT 400 cycles after the last 0, mode 0298
No IRQ enabled, repeat (mode 0248): 1>1 f1 i00 1>1 f1 i00 1>1 f1 i00 1>1 f1 i00 1>1 f1 i00 1>1 f1 i00 1>1 f1 i00 1>1 f1 i00; polls with bit 10 clear 0, I_STAT 400 cycles after the last 0, mode 0648
IRQ at FFFF only, reset at target (mode 0268): 1>1 f1 i00 1>1 f1 i00 1>1 f1 i00 1>1 f1 i00 1>1 f1 i00 1>1 f1 i00 1>1 f1 i00 1>1 f1 i00; polls with bit 10 clear 0, I_STAT 400 cycles after the last 0, mode 0668
Sysclock, IRQ at target 8000 and FFFF, repeat (mode 0070): 1>1 f1 i11 1>1 f2 i11 1>1 f2 i11 1>1 f1 i11 1>1 f2 i11 1>1 f1 i11; polls with bit 10 clear 0, I_STAT 400 cycles after the last 0, mode 0470
Sysclock, IRQ at target 8000 and FFFF, one-shot (mode 0030): 1>1 f1 i11 1>1 f2 i00 1>1 f1 i00 1>1 f2 i00; polls with bit 10 clear 0, I_STAT 400 cycles after the last 0, mode 0430
Toggle, repeat, IRQ at target 8000 and FFFF (mode 00F0): 1>0 f1 i11 0>1 f2 i00 1>0 f1 i11 0>1 f2 i00 1>0 f1 i11 0>1 f2 i00; polls with bit 10 clear 4265, I_STAT 400 cycles after the last 0, mode 04F0
Pulse, repeat, IRQ at target FFFF with reset (mode 0078): 1>1 f3 i11 1>1 f3 i11 1>1 f3 i11; polls with bit 10 clear 0, I_STAT 400 cycles after the last 0, mode 0478
Sysclock pulse repeat, target 30 (mode 0058): of 4000 polls bit 10 read 0 236, bit 11 set 3529, I_STAT bit 6 seen 3060
Sysclock pulse repeat, target 0 (mode 0058): of 4000 polls bit 10 read 0 0, bit 11 set 4000, I_STAT bit 6 seen 0
Sysclock toggle repeat, target 0 (mode 00D8): of 4000 polls bit 10 read 0 4000, bit 11 set 4000, I_STAT bit 6 seen 0
Toggle one-shot (mode 0298): first event mode 0A98 I_STAT 1; next two 0A98 0A98 I_STAT 0; mode written again reads 0698; next event 0A98 I_STAT 1; next 0A98 I_STAT 0
Pulse one-shot (mode 0218): first event mode 0E18 I_STAT 1; next two 0E18 0E18 I_STAT 0; mode written again reads 0618; next event 0A18 I_STAT 1; next 0E18 I_STAT 0
Toggle repeat (mode 02D8): first event mode 0ED8 I_STAT 1; next two 0ED8 0AD8 I_STAT 1; mode written again reads 06D8; next event 0AD8 I_STAT 1; next 0ED8 I_STAT 0
Sysclock target 5000 reset, counter when I_STAT bit 6 is first seen: 28 16 20 24 16 20 24 16
Sysclock target 5000 reset, counter when bit 11 is first seen: 13 16 10 16 10 16 10 16
Sysclock target 5000 reset, first counter read after the reset: 0 8 11 1 4 7 10 0
Done.