===== 06 DMW DMA MIDWAY | BIOS 19951204 System ROM Version 3.0 11/18/96 A BadVaddr as the group starts: 00000480 CHCR, MADR, BCR and DICR polled while a transfer runs: a row each time one changes (t is timer 2's low 16 bits). DICR flags need bit 23 and bit 16+n (dmachannels.txt:184-186); bits 0-6 may give a flag per slice (dmachannels.txt:174-177). SPU write 16 words x 8, CHCR 01000201, DICR 00000000: poll t: CHCR MADR BCR DICR 0 555: 01000201 0002A428 00070010 00000000 3 1672: 01000201 0002A468 00060010 00000000 6 2731: 01000201 0002A4A8 00050010 00000000 10 4076: 01000201 0002A4E8 00040010 00000000 13 5138: 01000201 0002A528 00030010 00000000 16 6207: 01000201 0002A568 00020010 00000000 19 7276: 01000201 0002A568 00010010 00000000 20 7644: 01000201 0002A5A8 00010010 00000000 23 8719: 00000201 0002A5E8 00000010 00000000 done after 23 polls SPU write 16 words x 8, CHCR 11000201 (bit 28): poll t: CHCR MADR BCR DICR 0 517: 01000201 0002A428 00070010 00000000 4 1895: 01000201 0002A468 00060010 00000000 7 2965: 01000201 0002A4A8 00050010 00000000 10 4033: 01000201 0002A4E8 00040010 00000000 13 5102: 01000201 0002A4E8 00030010 00000000 14 5464: 01000201 0002A528 00030010 00000000 17 6525: 01000201 0002A568 00020010 00000000 20 7597: 01000201 0002A5A8 00010010 00000000 24 8950: 00000201 0002A5E8 00000010 00000000 done after 24 polls SPU write 16 words x 8, DICR 00900000 (bit 23, bit 20): poll t: CHCR MADR BCR DICR 0 519: 01000201 0002A428 00070010 00900000 4 1908: 01000201 0002A468 00060010 00900000 7 2974: 01000201 0002A4A8 00050010 00900000 10 4051: 01000201 0002A4E8 00040010 00900000 13 5119: 01000201 0002A528 00030010 00900000 17 6478: 01000201 0002A568 00020010 00900000 20 7540: 01000201 0002A5A8 00010010 00900000 23 8610: 01000201 0002A5E8 00000010 90900000 24 8972: 00000201 0002A5E8 00000010 90900000 done after 24 polls I_STAT bit 3 after: 1 SPU write 16 words x 8, DICR 00900010 (bit 4 too, a flag per slice?): poll t: CHCR MADR BCR DICR 0 519: 01000201 0002A428 00070010 90900010 4 1900: 01000201 0002A468 00060010 90900010 7 2977: 01000201 0002A4A8 00050010 90900010 10 4054: 01000201 0002A4A8 00040010 90900010 11 4422: 01000201 0002A4E8 00040010 90900010 13 5205: 01000201 0002A528 00030010 90900010 17 6561: 01000201 0002A568 00020010 90900010 20 7617: 01000201 0002A5A8 00010010 90900010 23 8703: 01000201 0002A5A8 00000010 90900010 24 9071: 00000201 0002A5E8 00000010 90900010 done after 24 polls I_STAT bit 3 after: 1 SPU write 16 words x 8, DICR 00900010, I_STAT bit 3 in the last column: poll t: CHCR MADR BCR I_STAT&8 0 516: 01000201 0002A428 00070010 00000008 4 1901: 01000201 0002A468 00060010 00000008 7 2967: 01000201 0002A4A8 00050010 00000008 10 4039: 01000201 0002A4E8 00040010 00000008 13 5106: 01000201 0002A528 00030010 00000008 17 6462: 01000201 0002A568 00020010 00000008 20 7518: 01000201 0002A5A8 00010010 00000008 23 8604: 01000201 0002A5A8 00000010 00000008 24 8972: 00000201 0002A5E8 00000010 00000008 done after 24 polls SPU read 16 words x 8, CHCR 01000200: poll t: CHCR MADR BCR DICR 0 513: 01000200 0002A428 00070010 00000000 4 1901: 01000200 0002A468 00060010 00000000 7 2959: 01000200 0002A4A8 00050010 00000000 10 4018: 01000200 0002A4E8 00040010 00000000 13 5091: 01000200 0002A4E8 00030010 00000000 14 5455: 01000200 0002A528 00030010 00000000 17 6515: 01000200 0002A568 00020010 00000000 20 7584: 01000200 0002A5A8 00010010 00000000 23 8656: 00000200 0002A5E8 00000010 00000000 done after 23 polls GPU write 16 words x 8 to VRAM, CHCR 01000201: poll t: CHCR MADR BCR DICR 0 542: 01000201 0006B5E8 00000010 00000000 1 934: 00000201 0006B5E8 00000010 00000000 done after 1 polls GPU list 8 nodes of 15 NOPs, DICR 00840004 (bit 2, a flag per entry?): list at 026248, nodes 64 bytes apart poll t: CHCR MADR BCR DICR 0 578: 01000401 00FFFFFF 00000000 84840004 1 972: 00000401 00FFFFFF 00000000 84840004 done after 1 polls Done.