===== 03 STH F2 T1 HBLANK SYNC1 | BIOS 19951204 System ROM Version 3.0 11/18/96 A
BadVaddr as the group starts: 800154CE
Timer1 sync mode 1 (reset at vblank), set at the vblank IRQ (I_STAT bit 0, polled);
timer 2 counts system cycles from then. Each sample is timer 2 then timer 1 (t:v).
Hblank clock (mode 0103h), run 1, every sample (141):
  47033:21 47082:21 47124:21 47175:22 47226:22 47277:22 47319:22 47370:22
  47421:22 47472:22 47523:22 47574:22 47625:22 47676:22 47727:22 47769:22
  47820:22 47871:22 47922:22 47973:22 48024:22 48075:22 48126:22 48177:22
  48219:22 48270:22 48321:22 48372:22 48423:22 48474:22 48525:22 48576:22
  48627:22 48669:22 48720:22 48772:22 48823:22 48874:22 48925:22 48976:22
  49028:22 49070:22 49121:22 49172:22 49223:22 49274:22 49325:23 49376:23
  49427:23 49469:23 49520:23 49571:23 49622:23 49673:23 49724:23 49775:23
  49826:23 49877:23 49919:23 49970:23 50021:23 50072:23 50123:23 50174:23
  50225:23 50276:23 50327:23 50369:23 50420:23 50471:23 50522:23 50573:23
  50624:23 50675:23 50726:23 50777:23 50820:23 50871:23 50922:23 50973:23
  51024:23 51076:23 51127:23 51169:23 51220:23 51271:23 51322:23 51373:23
  51424:23 51475:24 51526:24 51577:24 51619:24 51670:24 51721:24 51772:24
  51823:24 51874:24 51925:24 51976:24 52027:0 52069:0 52120:0 52171:0
  52222:0 52273:0 52324:0 52375:0 52426:0 52477:0 52519:0 52570:0
  52621:0 52672:0 52723:0 52774:0 52825:0 52876:0 52927:0 52969:0
  53020:0 53071:0 53124:0 53175:0 53226:0 53277:0 53319:0 53370:0
  53421:0 53472:0 53523:0 53574:0 53625:0 53676:0 53727:0 53769:0
  53820:0 53871:0 53922:0 53973:0 54024:0
Hblank clock (mode 0103h), run 1, 141 samples; where timer 1 changes: 47124:21->47175:22 49274:22->49325:23 51424:23->51475:24 51976:24->52027:0
Hblank clock (mode 0103h), run 2, 141 samples; where timer 1 changes: 47121:21->47172:22 49274:22->49326:23 51425:23->51476:24 51926:24->51977:0
Hblank clock (mode 0103h), run 3, 141 samples; where timer 1 changes: 47124:21->47175:22 49272:22->49323:23 51422:23->51473:24 51974:24->52025:0
Hblank clock (mode 0103h), run 4, 141 samples; where timer 1 changes: 47125:21->47176:22 49274:22->49325:23 51424:23->51475:24 51976:24->52027:0
System clock (mode 0003h), 141 samples; where timer 1 drops: 49419:49419->49470:44; last sample 54026:4600
Done.